1、Zynq-7000的内存控制器支持DDRDDRDDR3L和LPDDR2。

2、Zynq-7000是赛灵思（Xilinx）推出的全可编程片上系统，集成了双核ARM处理器和FPGA可编程逻辑，通过AXI接口实现高效协同。

3、硬件架构基础ZYNQ-7000的PS端集成ARM Cortex-A9处理器和DDR3控制器，DDR3内存通过PS与处理器直接连接。PL端通过4个高性能AXI HP接口（如HP0）与PS通信，支持32/64位数据位宽。实验中常用HP0接口配置为64位位宽、时钟150MHz，以实现高带宽数据交互。

1、测试板卡是基于Xilinx Zynq-7000系列XC7Z010/XC7Z020高性能低功耗处理器设计的异构多核SoC工业级核心板。若需重新编译Linux常用开发案例，请将对应案例src目录复制到Ubuntu工作目录下，进入src目录执行命令加载PetaLinux环境变量，并执行make命令进行案例编译。

PL读取数据：PL端通过AXI Read模块从DDR的同一或不同地址读取数据，并可写入DDR的其他区域，实现数据加工或转发。数据缓存优化：对于大数据量交互（如图像处理），DDR3作为PS与PL的共享缓存器，可避免PL端BRAM容量限制，提升系统整体性能。

Xilinx ZYNQ7000系列PL端基本开发流程如下：ZYNQ开发流程概述：硬件设计：使用Vivado进行FPGA配置与综合，生成硬件描述。软件编程：使用SDK进行软件开发，与硬件描述协同工作。集成与验证：将硬件与软件集成，通过仿真与实板验证。驱动安装：卸载旧驱动：确保设备管理器中卸载已安装的JTAG驱动，避免冲突。

在开发环境中，通过SDK工具创建FSBL（Firmware SBL）文件，用于配置DDR存储器及硬件设计中定义的外设，确保在加载应用软件和配置PL（Programmable Logic）之前完成初始化。利用Xilinx Tools创建Zynq Boot Image，并添加生成的.elf文件和.bit文件。

在ZYNQ上使用gigE Vision协议的网络接口相机。第一步：调通PS侧网口GEM0（Xilinx BSP默认配好）。第二步：调通PS侧网口GEM1（见前一篇文档：开发笔记（1）。第三步：调通PL侧网口（本文阐述）。第四步：在PL侧网口上验证Jumbo Frame特性，并在应用层适配gigE Vision协议。

FPGA系统性学习笔记连载，本文记录Xilinx ZYNQ7020 PL端基本开发流程。ZYNQ开发流程概述 ZYNQ开发采用硬件后软件的方法，包括硬件设计与软件编程两部分。具体流程如下：硬件设计：使用Vivado进行FPGA配置与综合，生成硬件描述。