FPGA中wire与reg型变量的区别与使用场景 区别 wire型变量：wire型变量在FPGA中相当于现实的一根线，用于连接各个逻辑单元。它通常与组合逻辑相关，即其值由当前输入直接决定，不存储历史状态。wire型变量常用于描述电路中的连线关系。

reg型变量的使用则集中在以下场景：1）**always引导的时序逻辑电路**：FPGA设计中，总是块（always block）是构建时序电路的主要工具，因此，所有与时序逻辑相关的变量都必须被定义为reg型。

接下来，让我们深入探讨不同使用场景下wire与reg型变量的特性和应用。在使用场景中，wire型变量的定义和应用通常与输入、输出以及电路连接相关。具体而言： **输入变量input和双向变量inout**：输入变量input以及双向变量inout在FPGA中表示外部接口与内部电路的连接。

类型不同 wire型数据常用来表示以assign关键字指定的组合逻辑信号，模块的输入输出端口类型都默认为wire型，默认初始值是z。reg型表示的寄存器类型，always模块内被赋值的信号，必须定义为reg型，代表触发器，默认初始值是x。数据不同 reg型数据保持最后一次的赋值。wire型数据需要持续的驱动。

出现这个错误的原因在于，在不同的always逻辑块中，对同一个reg变量进行了赋值，在多个alwasy逻辑块同时并行工作的时候，会出现冲突。

定义为reg可以按时钟节拍输出。FPGA大把的reg，不在乎个别。有些软件在综合选项中可选择与输出寄存器合并与否。若定义为wire， 理论上会在B或C任一个发生变化时立即输出，属于组合电路而不是时序电路。这样容易产生抖动、竞争、冒险... 就看你A输出是干啥去啦。

FPGA根据原理图写代码，关键在于对原理图中逻辑功能的准确理解与转换，将硬件逻辑转化为硬件描述语言代码。功能分析深入研究原理图，明确其实现的具体功能。比如是实现一个简单的加法器，还是复杂的通信协议解析模块。确定输入输出端口及其功能，像输入可能是两个待相加的数字信号，输出则是相加结果。

在Vivado中设置仿真配置，添加激励测试文件。编写仿真代码：编写仿真代码，执行行为级仿真。观察波形：观察仿真波形，验证设计的正确性。下板验证：连接开发板：将开发板连接至计算机，并给开发板供电。下载比特流：通过Open Hardware Manager下载比特流至FPGA。验证功能：验证按键输入与LED输出的功能是否正确。

设计输入：使用硬件描述语言（如Verilog或VHDL）编写FPGA的设计代码，描述所需的逻辑功能。也可以使用图形化设计工具，如原理图编辑器，绘制电路原理图来实现设计。编译与生成配置文件 编译设计：在开发工具中打开设计文件，进行编译操作。

引脚分配与下板管脚分配：根据开发板原理图，将FPGA引脚与LED物理引脚对应连接。

1、Xilinx原语IBUFDS与OBUFDS详解：IBUFDS： 功能：将输入的差分信号转换为单端信号。 输入接口：包含两个接口，正极端口I和负极端口IB，这两个接口的信号极性必须相反。 输出接口：输出端O，将接收到的差分信号转换为单端信号进行输出。

2、在FPGA应用中，差分信号的处理是常见的需求，尤其是在连接如HDMI或LVDS等设备时。Xilinx为这类情况提供了IBUFDS和OBUFDS这两个原语，用于实现单端与差分信号之间的转换。IBUFDS的功能是将输入的差分信号转换为单端信号，而OBUFDS则负责将FPGA内部的单端信号转换为差分信号输出。