同步FIFO：读写操作都在同一个时钟域内进行，具有时序一致性和稳定性好的特点。异步FIFO：读写操作在不同的时钟域内进行，需要使用额外的同步机制来确保数据的正确传输。异步FIFO在跨时钟域数据传输中具有重要意义。

FPGA面试常见八大问题及答案如下： FPGA的基本概念FPGA是现场可编程门阵列（Field Programmable Gate Array），通过查找表（LUT）实现组合逻辑，结合触发器完成时序逻辑。其核心特点是可重构性，用户可通过硬件描述语言（如Verilog/VHDL）定义功能，并多次烧写配置数据以修改设计。

最终选择：已签约的工作薪资满意，主管诚意足。与去年相比，今年秋招形势较为惨淡，但个人表示知足常乐。面试经验总结 面试流程：面试一般从自我介绍开始，技术面主要围绕项目细节和专业课程，主管或HR面则更注重项目整体设计和个人能力体现。面试官常从项目出发，发散提问至八股文问题。

技术面试嵌入式岗位：一面通常持续接近1小时，主要围绕项目展开深入提问，不涉及八股文。例如会问XV6实验的copy on write机制与mmap系统调用的实现、传统文件系统与持久性内存文件系统的区别、动态内存分配及回收和伙伴系统的实现流程、DMA控制器驱动程序的实现及缓存一致性问题的解决等。

异步FIFO用于不同时钟域之间的数据缓冲，需解决亚稳态问题。

异步FIFO的编写方法 核心结构：双端口RAM：用于存储数据，读写时钟域独立。格雷码计数器：生成读写指针，解决跨时钟域亚稳态问题。空满标志生成：通过比较读写指针的格雷码值判断FIFO状态。关键步骤：初始化读写指针为0，使用格雷码转换模块同步指针到对方时钟域。

注意事项：在实际电路中，亚稳态是存在的，尽管在波形仿真中可能不会出现。处理亚稳态时应严格遵循特定规则，如通过打拍来降低亚稳态的概率。握手协议是另一种跨时钟域信号同步的方法，其原理与上述方法不同，但在某些场景下可能更加适用。具体实现包括程序设计、测试代码和仿真结果等步骤。

在信号处理领域，Clock Domain Crossing（CDC）技术是用于跨时钟域传输信号的关键手段。本文围绕CDC技术的几个核心概念进行了深入探讨，包括亚稳态、单比特同步策略、多比特同步策略以及异步FIFO的使用。首先，了解亚稳态对CDC设计的影响至关重要。

一般情况下，设计过程中需要尽量使用同步电路，避免异步电路和跨时钟域的情况。在无法避免的情况下，也因采取一些措施去尽量减少亚稳态的产生几率。多级缓存处理 多级缓存处理俗称“打几拍”，打两拍意味着使用二级缓存，这种方法常见于单比特数据异步电路，比如复位电路中常见的异步复位同步释放。

FDRE（D触发器）跨时钟域的核心方法是通过同步电路降低亚稳态风险，常用方案包括双触发器打拍法、XPM_CDC库原语和RTL级移位寄存器实现。具体实现方式及注意事项如下： 双触发器打拍法适用于慢时钟到快时钟域的1bit信号同步。

约束条件：$$ S cdot R = 0 $$即禁止 $ S=1 $ 和 $ R=1 $ 同时输入。此时，或非门的输出会因两输入均为高电平而进入不确定状态（可能竞争冒险），导致输出 $ Q $ 和 $ overline{Q} $ 均不稳定，破坏触发器的正常功能。

基本RS触发器的约束条件是：在任何时刻，输入信号R和S不能同时为1，即RS=0。如果基本RS触发器由或非门构成，其约束条件同样为RS=0，具体分析如下：基本RS触发器的工作原理：基本RS触发器是一种具有两个稳定状态（0和1）的逻辑电路，它能够根据输入信号R（复位）和S（置位）的状态来改变其输出状态。

与非门构成的RS锁存器的特性方程为Q*=S+R'；Q约束条件为S'；+R'；=1。

基本RS触发器的特征方程为Q（n+1）=S+R'；*Qn，约束条件是R*S=0。

用与非门构成的基本RS触发器，应当遵守S*R=0的约束条件，但不能加以R'；=S'；=0的输入信号，对于用或非门构成的基本RS触发器，应当遵守S*R=0的约束条件，但不能加以R=S=1的输入信号。如果Q端的初始状态设为1，RD、SD端都作用于高电平（逻辑1），则y一定为0。