在Pango Design Suite中创建一个新的工程后，按照以下步骤添加PLL IP核：在工程管理器中，右键点击IP核库，选择“Add IP”。在弹出的对话框中，选择“PLL”作为要添加的IP核类型。点击“OK”完成IP核的添加。配置PLL IP核 点击刚刚添加的PLL IP核，选择“Customize”进行配置。

仿真验证：通过编写仿真测试代码并观察波形数据，可以验证PLL IP核的功能和性能是否符合设计要求。通过以上步骤，你可以熟练掌握国产FPGA紫光同创PG12G中PLL IP核的使用与仿真方法。

实验开始，首先在新工程中添加PLL IP核。在Customize选项中，点击后会展示一个界面，如图所示，点击红色框内的选项，可以查阅IP核的详细文档。配置阶段，选择基础配置，设定输出频率。

1、锁相环（Phase Locked Loop，简称PLL）是一种重要的电路模块，在IP核设计中扮演着关键角色。以下是对PLL的详细解析：PLL的基本概念 PLL是一种利用相位同步产生的电压，去调谐压控振荡器（VCO）以产生目标频率的负反馈控制系统。

2、在IP核实现中，如使用Altera Quartus Prime 10，首先在IP核库中添加ALTPLL。进行参数设置时，包括选择速度等级、输入时钟频率、以及操作模式等关键参数。在Inputs/Locks部分，可配置锁相环的复位信号、锁定状态以及自复位逻辑，确保系统在未锁定时能够自动恢复稳定状态。

3、IP核是用于ASIC或FPGA中的预先设计好的、具有特定电路功能的硬件描述语言程序模块，与集成电路工艺无关，可移植到不同工艺中生产芯片，分为硬核、软核和固核三种类型。

4、正点原子DFPGL22G开发板测评【学习篇】IP核PLL核心内容总结如下：PLL IP核的核心作用多时钟需求场景 简单系统可通过单一时钟或代码分频实现，但复杂系统需多个不同频率和相位的时钟（如DDR控制器需多相位时钟、高速接口需高频时钟）。

5、实验内容 在Pango Design Suite工具中，学习并实践PLL IP核的配置、例化以及仿真过程。

这将启动ModelSim仿真软件，并开始对设计的RTL代码进行仿真。

找到Modelsim软件，双击打开。单击“File”，将鼠标移至“New”，选择“Project...”，弹出对话框。

pll，ram，都要把.v文件加入modelsim，或者在主程序里面include并例化。

Step：仿真。。利用ModelSim SE0C实现时序仿真！！1） 打开一个工程文件。2） 打开Settings设置栏，选择EDA Tools Settings下的Simulation栏。

仿真Quartus工程 介绍如何使用University Program VWF工具创建vwf波形文件，对全加器的Verilog代码进行功能仿真。